{"title":"Uma Arquitetura DTSVLIW com Múltiplos Contextos de Execução","authors":"Fernando Líbio L. Almeida, A. F. D. Souza","doi":"10.5753/wscad.2004.19002","DOIUrl":null,"url":null,"abstract":"Este trabalho apresenta um estudo preliminar de uma arquitetura DTSVLIW com múltiplos contextos de execução implementados em hardware. A principal motivação para o desenvolvimento desta arquitetura foi a constatação do grande impacto da latência da hierarquia de memória no desempenho da arquitetura DTSVLIW. Foram abordados os principais aspectos e examinados possíveis critérios de decisão para implementação de uma primeira versão de um simulador para que, através de experimentos, fosse possível avaliar a redução do impacto da latência de memória no desempenho DTSVLIW propiciada por múltiplos contextos de hardware. Nossos resultados mostram a grande influência da organização de caches no desempenho da arquitetura, e a importância de uma análise mais detalhada de diferentes formas de implementação de máquinas DTSVLIW com múltiplos contextos de execução implementados em hardware.","PeriodicalId":103064,"journal":{"name":"Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)","volume":"02 1","pages":"0"},"PeriodicalIF":0.0000,"publicationDate":"2004-10-27","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":"0","resultStr":null,"platform":"Semanticscholar","paperid":null,"PeriodicalName":"Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)","FirstCategoryId":"1085","ListUrlMain":"https://doi.org/10.5753/wscad.2004.19002","RegionNum":0,"RegionCategory":null,"ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":null,"EPubDate":"","PubModel":"","JCR":"","JCRName":"","Score":null,"Total":0}
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Abstract
Este trabalho apresenta um estudo preliminar de uma arquitetura DTSVLIW com múltiplos contextos de execução implementados em hardware. A principal motivação para o desenvolvimento desta arquitetura foi a constatação do grande impacto da latência da hierarquia de memória no desempenho da arquitetura DTSVLIW. Foram abordados os principais aspectos e examinados possíveis critérios de decisão para implementação de uma primeira versão de um simulador para que, através de experimentos, fosse possível avaliar a redução do impacto da latência de memória no desempenho DTSVLIW propiciada por múltiplos contextos de hardware. Nossos resultados mostram a grande influência da organização de caches no desempenho da arquitetura, e a importância de uma análise mais detalhada de diferentes formas de implementação de máquinas DTSVLIW com múltiplos contextos de execução implementados em hardware.
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