面向物联网的超低功耗锁相环：65纳米CMOS工艺下高增益采样相位检测器设计 | MDPI JLPEA

本文研究背景是物联网技术快速发展对低功耗、低抖动本地振荡器的需求日益迫切，传统锁相环架构在低功耗条件下难以满足高数据速率通信的要求。研究目的是提出一种面向物联网应用的超低功耗整数N型锁相环，通过创新设计解决传统PLL在低功耗场景下的性能瓶颈。研究结论是该设计在65 nm CMOS工艺下以350 μW功耗达成2.9 ps均方根抖动与-62 dBc杂散抑制，兼具面积紧凑与频率覆盖全面的优势，为下一代低功耗无线通信系统提供了关键技术支撑。