Pub Date : 2004-10-27DOI: 10.5753/wscad.2004.19006
G. Galante, T. A. Diverio, A. Martinotto, Delcino Picinin Júnior, R. V. Dorneles, R. L. Rizzi
Neste trabalho é apresentado um estudo comparativo entre as abordagens de decomposição de dados e decomposição de domínio para a resolução em paralelo de sistemas de equações. As duas abordagens mostraram-se eficientes, com bons ganhos de desempenho na resolução de sistemas de equações. Nos testes efetuados a abordagem de decomposição de dados mostrou-se mais adequada para uma quantidade menor de processos, enquanto que a abordagem de decomposição de domínio mostrou-se mais escalável, comportando-se melhor com quantidades mais elevadas de processos.
{"title":"Comparação entre Métodos de Decomposição de Domínio e Decomposição de Dados na Solução de Sistemas de Equações","authors":"G. Galante, T. A. Diverio, A. Martinotto, Delcino Picinin Júnior, R. V. Dorneles, R. L. Rizzi","doi":"10.5753/wscad.2004.19006","DOIUrl":"https://doi.org/10.5753/wscad.2004.19006","url":null,"abstract":"Neste trabalho é apresentado um estudo comparativo entre as abordagens de decomposição de dados e decomposição de domínio para a resolução em paralelo de sistemas de equações. As duas abordagens mostraram-se eficientes, com bons ganhos de desempenho na resolução de sistemas de equações. Nos testes efetuados a abordagem de decomposição de dados mostrou-se mais adequada para uma quantidade menor de processos, enquanto que a abordagem de decomposição de domínio mostrou-se mais escalável, comportando-se melhor com quantidades mais elevadas de processos.","PeriodicalId":103064,"journal":{"name":"Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)","volume":"09 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"2004-10-27","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"121213416","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
Pub Date : 2004-10-27DOI: 10.5753/wscad.2004.19012
A. R. Pinto, M. R. Dantas
A utilização de agregados de computadores está cada vez mais presente no contexto computacional atual. Um dos grandes problemas de tais ambientes, muitas vezes, é a má utilização dos recursos computacionais. O módulo de escalonamento de processos é um importante componente para a melhoria de distribuição das cargas do sistema. Neste artigo, apresentamos uma abordagem de escalonamento dinâmico de processo baseada em sistemas classificadores. Sistemas classificadores são algoritmos de aprendizado de máquina, baseados em algoritmos genéticos, altamente adaptáveis. Em adição, apresentamos a implementação do pacote de software necessário para a execução dos testes, o qual é testado sob o paradigma de uma arquitetura mestre-escravo de agregados de computador. Nossos resultados experimentais demonstram um diferencial na capacidade de adaptação do sistema classificador mediante o ambiente sob qual está inserido.
{"title":"Uma abordagem de balanceamento de carga baseada em algoritmo de aprendizado de máquina genético","authors":"A. R. Pinto, M. R. Dantas","doi":"10.5753/wscad.2004.19012","DOIUrl":"https://doi.org/10.5753/wscad.2004.19012","url":null,"abstract":"A utilização de agregados de computadores está cada vez mais presente no contexto computacional atual. Um dos grandes problemas de tais ambientes, muitas vezes, é a má utilização dos recursos computacionais. O módulo de escalonamento de processos é um importante componente para a melhoria de distribuição das cargas do sistema. Neste artigo, apresentamos uma abordagem de escalonamento dinâmico de processo baseada em sistemas classificadores. Sistemas classificadores são algoritmos de aprendizado de máquina, baseados em algoritmos genéticos, altamente adaptáveis. Em adição, apresentamos a implementação do pacote de software necessário para a execução dos testes, o qual é testado sob o paradigma de uma arquitetura mestre-escravo de agregados de computador. Nossos resultados experimentais demonstram um diferencial na capacidade de adaptação do sistema classificador mediante o ambiente sob qual está inserido.","PeriodicalId":103064,"journal":{"name":"Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)","volume":"1 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"2004-10-27","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"128754021","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
Pub Date : 2004-10-27DOI: 10.5753/wscad.2004.19010
N. L. O. Bodart, E. Durães, R. B. Soares, A. S. Garcia
Este artigo apresenta uma proposta para viabilizar a implementação de serviços banda larga nas Redes Inteligentes distribuídas, com a premissa de que a Arquitetura de Serviços é acessada por meio de um Gateway. Propõe-se a inclusão de um Serviço de Balanceamento de Carga Adaptativo por Demanda, recentemente implementado em um ORB compatível com o CORBA, The ACE ORB (TAO), para otimizar a escalabilidade e a vazão nos servidores e prover mais segurança às aplicações distribuídas.
{"title":"Balanceamento de Carga nas Redes Inteligentes Distribuídas","authors":"N. L. O. Bodart, E. Durães, R. B. Soares, A. S. Garcia","doi":"10.5753/wscad.2004.19010","DOIUrl":"https://doi.org/10.5753/wscad.2004.19010","url":null,"abstract":"Este artigo apresenta uma proposta para viabilizar a implementação de serviços banda larga nas Redes Inteligentes distribuídas, com a premissa de que a Arquitetura de Serviços é acessada por meio de um Gateway. Propõe-se a inclusão de um Serviço de Balanceamento de Carga Adaptativo por Demanda, recentemente implementado em um ORB compatível com o CORBA, The ACE ORB (TAO), para otimizar a escalabilidade e a vazão nos servidores e prover mais segurança às aplicações distribuídas.","PeriodicalId":103064,"journal":{"name":"Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)","volume":"148 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"2004-10-27","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"124627926","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
Pub Date : 2004-10-27DOI: 10.5753/wscad.2004.18997
M. Pillon, Olivier Richard
A evolução da tecnologia empregada na fabricação das memórias é mais lenta do que as empregadas aos processadores. O acesso intensivo à hierarquia de memória neste tipo de máquina, provoca a queda do desempenho das aplicações. A monitoração das transações no barramento de memória permitiu estabelecer uma relação entre a taxa de acesso a este barramento e ao desempenho das aplicações. Esta monitoração foi feita através dos contadores de desempenho em hardware. Graças a esta relação tomou-se possível estimar o speed-up de uma aplicação durante a execução. Neste contexto, o projeto DRAC (aDaptive contRol system with hArdware performance Counters) propõe um sistema de controle adaptável que visa maximizar a utilização dos recursos baseado no relacionamento entre o uso da memória e o desempenho das aplicações. A estratégia de escalonamento de DRAC busca evitar a saturação no barramento de memória, permitindo o aumento de desempenho. Este artigo descreve o protótipo do sistema DRAC através de um estudo do relacionamento entre a utilização da hierarquia de memória e o speed-up em máquinas quadri-processadas.
{"title":"Escalonamento adaptativo ao uso da hierarquia de memória para máquinas multiprocessadas","authors":"M. Pillon, Olivier Richard","doi":"10.5753/wscad.2004.18997","DOIUrl":"https://doi.org/10.5753/wscad.2004.18997","url":null,"abstract":"A evolução da tecnologia empregada na fabricação das memórias é mais lenta do que as empregadas aos processadores. O acesso intensivo à hierarquia de memória neste tipo de máquina, provoca a queda do desempenho das aplicações. A monitoração das transações no barramento de memória permitiu estabelecer uma relação entre a taxa de acesso a este barramento e ao desempenho das aplicações. Esta monitoração foi feita através dos contadores de desempenho em hardware. Graças a esta relação tomou-se possível estimar o speed-up de uma aplicação durante a execução. Neste contexto, o projeto DRAC (aDaptive contRol system with hArdware performance Counters) propõe um sistema de controle adaptável que visa maximizar a utilização dos recursos baseado no relacionamento entre o uso da memória e o desempenho das aplicações. A estratégia de escalonamento de DRAC busca evitar a saturação no barramento de memória, permitindo o aumento de desempenho. Este artigo descreve o protótipo do sistema DRAC através de um estudo do relacionamento entre a utilização da hierarquia de memória e o speed-up em máquinas quadri-processadas.","PeriodicalId":103064,"journal":{"name":"Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)","volume":"229 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"2004-10-27","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"125490223","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
Pub Date : 2004-10-27DOI: 10.5753/wscad.2004.19003
H.C.F. Freitas, C. Martins
O aumento de desempenho e flexibilidade dos equipamentos de rede é uma exigência que cresce a cada dia, decorrente do grande uso dos meios de comunicação de dados, principalmente a Internet. Por este motivo, nos últimos anos, as pesquisas envolvendo os equipamentos de rede têm se tornado freqüentes nas universidades e indústrias. Neste artigo descrevemos o projeto de uma chave crossbar para unidade de chaveamento de dados usando conceitos de computação reconfigurável na implementação dinâmica de topologias. Os resultados obtidos através de modelo em grafos e simulação foram comparados com uma chave crossbar tradicional como forma de verificação do aumento de desempenho e flexibilidade de interconexão e chaveamento de dados.
{"title":"Chave Crossbar Reconfigurável para Implementação Dinâmica de Topologias em Redes de Interconexão de Dados","authors":"H.C.F. Freitas, C. Martins","doi":"10.5753/wscad.2004.19003","DOIUrl":"https://doi.org/10.5753/wscad.2004.19003","url":null,"abstract":"O aumento de desempenho e flexibilidade dos equipamentos de rede é uma exigência que cresce a cada dia, decorrente do grande uso dos meios de comunicação de dados, principalmente a Internet. Por este motivo, nos últimos anos, as pesquisas envolvendo os equipamentos de rede têm se tornado freqüentes nas universidades e indústrias. Neste artigo descrevemos o projeto de uma chave crossbar para unidade de chaveamento de dados usando conceitos de computação reconfigurável na implementação dinâmica de topologias. Os resultados obtidos através de modelo em grafos e simulação foram comparados com uma chave crossbar tradicional como forma de verificação do aumento de desempenho e flexibilidade de interconexão e chaveamento de dados.","PeriodicalId":103064,"journal":{"name":"Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)","volume":"156 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"2004-10-27","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"127931981","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
Pub Date : 2004-10-27DOI: 10.5753/wscad.2004.19008
L. Lima, Bruno Zanetti Melotti, L. Catabriga, A. M. F. Valli
O presente trabalho estuda o desempenho da paralelização do método dos elementos finitos utilizando estratégia de decomposição de domínio com estruturas de blocos orientados da matriz de discretização resultante e três formatos de armazenamento de matrizes esparsas. O sistema linear de equações proveniente da formulação do método dos elementos finitos é resolvido através do método iterativo não-estacionário GMRES. Os esquemas de armazenamento empregam versões paralelas da estratégia elemento por elemento, aresta por aresta e do tradicional formato de linhas esparsas comprimidas. A implementação é desenvolvida para arquiteturas de memória distribuída, particularmente para clusters de estações de trabalho, e a troca de mensagens entre os processadores é efetuada através da biblioteca MPI.
{"title":"Estratégias de Armazenamento para Implementações Paralelas do Método dos Elementos Finitos","authors":"L. Lima, Bruno Zanetti Melotti, L. Catabriga, A. M. F. Valli","doi":"10.5753/wscad.2004.19008","DOIUrl":"https://doi.org/10.5753/wscad.2004.19008","url":null,"abstract":"O presente trabalho estuda o desempenho da paralelização do método dos elementos finitos utilizando estratégia de decomposição de domínio com estruturas de blocos orientados da matriz de discretização resultante e três formatos de armazenamento de matrizes esparsas. O sistema linear de equações proveniente da formulação do método dos elementos finitos é resolvido através do método iterativo não-estacionário GMRES. Os esquemas de armazenamento empregam versões paralelas da estratégia elemento por elemento, aresta por aresta e do tradicional formato de linhas esparsas comprimidas. A implementação é desenvolvida para arquiteturas de memória distribuída, particularmente para clusters de estações de trabalho, e a troca de mensagens entre os processadores é efetuada através da biblioteca MPI.","PeriodicalId":103064,"journal":{"name":"Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)","volume":"47 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"2004-10-27","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"115377968","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
Pub Date : 2004-10-27DOI: 10.5753/wscad.2004.18994
R. Herai, M. Henriques
A predição de performance é um importante mecanismo para avaliar a utilização de recursos e estimar o tempo de execução de aplicações em sistemas de processamento paralelo. Este trabalho apresenta ferramentas que permitem gerar modelos de performance sem exigir o uso de linguagens especiais (não padronizadas) e nem de marcações específicas no código-fonte. As ferramentas consideram atrasos de computação e comunicação, bem como os causados pela contenção no uso de recursos compartilhados. Os modelos gerados podem ser combinados para realizar a predição de performance de uma aplicação sob diferentes situações no sistema paralelo.
{"title":"Ferramentas de Modelagem para a Predição de Performance Analítica em uma Plataforma de Processamento Paralelo","authors":"R. Herai, M. Henriques","doi":"10.5753/wscad.2004.18994","DOIUrl":"https://doi.org/10.5753/wscad.2004.18994","url":null,"abstract":"A predição de performance é um importante mecanismo para avaliar a utilização de recursos e estimar o tempo de execução de aplicações em sistemas de processamento paralelo. Este trabalho apresenta ferramentas que permitem gerar modelos de performance sem exigir o uso de linguagens especiais (não padronizadas) e nem de marcações específicas no código-fonte. As ferramentas consideram atrasos de computação e comunicação, bem como os causados pela contenção no uso de recursos compartilhados. Os modelos gerados podem ser combinados para realizar a predição de performance de uma aplicação sob diferentes situações no sistema paralelo.","PeriodicalId":103064,"journal":{"name":"Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)","volume":"48 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"2004-10-27","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"129135876","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
Pub Date : 2004-10-27DOI: 10.5753/wscad.2004.18996
A. Fonseca, B. Vianna, N. T. Moura, L. T. Menezes, H. A. Mendes, C. Boeres, V. Rebello
O objetivo de uma grade computacional é o de agregar uma coleção de recursos geograficamente distribuídos para oferecer poder computacional para aplicações. Contudo, permanece como desafio a exploração eficiente do desempenho deste ambiente, devido principalmente à natureza distribuída, compartilhada e heterogênea dos recursos. Escalonadores eficientes são fundamentais para que aplicações explorarem a potencialidade das grades. Este trabalho apresenta uma ferramenta para facilitar o desenvolvimento de, e a análise de desempenho oferecida por diferentes políticas de escalonamento de aplicações em ambientes grades.
{"title":"Um Ambiente para o Desenvolvimento e Avaliação de Algoritmos de Escalonamento para Grades Computacionais","authors":"A. Fonseca, B. Vianna, N. T. Moura, L. T. Menezes, H. A. Mendes, C. Boeres, V. Rebello","doi":"10.5753/wscad.2004.18996","DOIUrl":"https://doi.org/10.5753/wscad.2004.18996","url":null,"abstract":"O objetivo de uma grade computacional é o de agregar uma coleção de recursos geograficamente distribuídos para oferecer poder computacional para aplicações. Contudo, permanece como desafio a exploração eficiente do desempenho deste ambiente, devido principalmente à natureza distribuída, compartilhada e heterogênea dos recursos. Escalonadores eficientes são fundamentais para que aplicações explorarem a potencialidade das grades. Este trabalho apresenta uma ferramenta para facilitar o desenvolvimento de, e a análise de desempenho oferecida por diferentes políticas de escalonamento de aplicações em ambientes grades.","PeriodicalId":103064,"journal":{"name":"Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)","volume":"24 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"2004-10-27","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"134085443","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
Pub Date : 2004-10-27DOI: 10.5753/wscad.2004.19001
Dulcinéia O. da Penha, H. C. D. Freitas, C. Martins
Arquiteturas paralelas atuais possuem modelo de memória único e estático. Entretanto, as cargas de trabalho de um sistema computacional possuem características distintas e às vezes até divergentes. Conseqüentemente, a escolha de um modelo de memória ideal é dificil e envolve custo, desempenho, disponibilidade, entre outros fatores. Neste trabalho, propomos um modelo de memória reconfigurável para sistemas computacionais paralelos chamado RMA (Reconfigurable Memory Access). Este modelo de memória visa flexibilidade e adaptabilidade na utilização de sistemas de memória de computadores paralelos. Para verificação e análise do modelo proposto, modelamos uma Rede de Petri para o modelo PRAM (Parallel Random Access Machine), uma para o MP-RAM (Message-Passing Random Access Machine) e outra para o RMA. Modelamos dois tipos de cargas de trabalho e simulamos em cada uma das Redes. Analisamos e comparamos os resultados, usando equações matemáticas (modelos analíticos). A partir dos resultados obtidos concluímos que a utilização do modelo RMA em sistemas paralelos proporciona uma melhor adequação do modelo de memória (espaço de endereçamento) do sistema ao modelo de acesso à memória de cada carga de trabalho. Além disso, traz ganho de desempenho na execução de cada aplicação e também ganho de desempenho médio do sistema.
{"title":"Modelo de Memória Reconfigurável para Sistemas Paralelos","authors":"Dulcinéia O. da Penha, H. C. D. Freitas, C. Martins","doi":"10.5753/wscad.2004.19001","DOIUrl":"https://doi.org/10.5753/wscad.2004.19001","url":null,"abstract":"Arquiteturas paralelas atuais possuem modelo de memória único e estático. Entretanto, as cargas de trabalho de um sistema computacional possuem características distintas e às vezes até divergentes. Conseqüentemente, a escolha de um modelo de memória ideal é dificil e envolve custo, desempenho, disponibilidade, entre outros fatores. Neste trabalho, propomos um modelo de memória reconfigurável para sistemas computacionais paralelos chamado RMA (Reconfigurable Memory Access). Este modelo de memória visa flexibilidade e adaptabilidade na utilização de sistemas de memória de computadores paralelos. Para verificação e análise do modelo proposto, modelamos uma Rede de Petri para o modelo PRAM (Parallel Random Access Machine), uma para o MP-RAM (Message-Passing Random Access Machine) e outra para o RMA. Modelamos dois tipos de cargas de trabalho e simulamos em cada uma das Redes. Analisamos e comparamos os resultados, usando equações matemáticas (modelos analíticos). A partir dos resultados obtidos concluímos que a utilização do modelo RMA em sistemas paralelos proporciona uma melhor adequação do modelo de memória (espaço de endereçamento) do sistema ao modelo de acesso à memória de cada carga de trabalho. Além disso, traz ganho de desempenho na execução de cada aplicação e também ganho de desempenho médio do sistema.","PeriodicalId":103064,"journal":{"name":"Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)","volume":"1 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"2004-10-27","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"132114701","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}
Pub Date : 2004-10-27DOI: 10.5753/wscad.2004.19002
Fernando Líbio L. Almeida, A. F. D. Souza
Este trabalho apresenta um estudo preliminar de uma arquitetura DTSVLIW com múltiplos contextos de execução implementados em hardware. A principal motivação para o desenvolvimento desta arquitetura foi a constatação do grande impacto da latência da hierarquia de memória no desempenho da arquitetura DTSVLIW. Foram abordados os principais aspectos e examinados possíveis critérios de decisão para implementação de uma primeira versão de um simulador para que, através de experimentos, fosse possível avaliar a redução do impacto da latência de memória no desempenho DTSVLIW propiciada por múltiplos contextos de hardware. Nossos resultados mostram a grande influência da organização de caches no desempenho da arquitetura, e a importância de uma análise mais detalhada de diferentes formas de implementação de máquinas DTSVLIW com múltiplos contextos de execução implementados em hardware.
{"title":"Uma Arquitetura DTSVLIW com Múltiplos Contextos de Execução","authors":"Fernando Líbio L. Almeida, A. F. D. Souza","doi":"10.5753/wscad.2004.19002","DOIUrl":"https://doi.org/10.5753/wscad.2004.19002","url":null,"abstract":"Este trabalho apresenta um estudo preliminar de uma arquitetura DTSVLIW com múltiplos contextos de execução implementados em hardware. A principal motivação para o desenvolvimento desta arquitetura foi a constatação do grande impacto da latência da hierarquia de memória no desempenho da arquitetura DTSVLIW. Foram abordados os principais aspectos e examinados possíveis critérios de decisão para implementação de uma primeira versão de um simulador para que, através de experimentos, fosse possível avaliar a redução do impacto da latência de memória no desempenho DTSVLIW propiciada por múltiplos contextos de hardware. Nossos resultados mostram a grande influência da organização de caches no desempenho da arquitetura, e a importância de uma análise mais detalhada de diferentes formas de implementação de máquinas DTSVLIW com múltiplos contextos de execução implementados em hardware.","PeriodicalId":103064,"journal":{"name":"Anais do V Workshop em Sistemas Computacionais de Alto Desempenho (WSCAD 2004)","volume":"02 1","pages":"0"},"PeriodicalIF":0.0,"publicationDate":"2004-10-27","publicationTypes":"Journal Article","fieldsOfStudy":null,"isOpenAccess":false,"openAccessPdf":"","citationCount":null,"resultStr":null,"platform":"Semanticscholar","paperid":"127250292","PeriodicalName":null,"FirstCategoryId":null,"ListUrlMain":null,"RegionNum":0,"RegionCategory":"","ArticlePicture":[],"TitleCN":null,"AbstractTextCN":null,"PMCID":"","EPubDate":null,"PubModel":null,"JCR":null,"JCRName":null,"Score":null,"Total":0}